IBMは2026年6月25日、世界初のサブ1ナノメートル（nm）チップ技術を発表しました。
0.7nm（7オングストローム）ノードのトランジスタアーキテクチャを特徴とし、爪ほどの大きさのチップに約1000億個のトランジスタを集積します。これは2021年に発表された2nmチップのほぼ2倍の密度で、2nmノードチップと比較して最大50パーセントの性能向上、または70パーセントのエネルギー効率改善が見込まれます。この成果は「ナノスタック」と呼ぶ3次元のナノシートベース設計によるもので、VLSI 2026で発表された研究ではSRAMにおいて40パーセントの微細化を実証しました。研究はニューヨーク州オールバニの施設で、Lam Research、Tokyo Electronらと進められ、ASMLが開発する高開口数EUV（High NA EUV）装置も重要な役割を担います。IBMリサーチ・ディレクターのジェイ・ガンベッタが発表のなかでコメントし、早ければ今後5年以内の量産を見据えています。
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IBM Debuts World’s First Sub-1 Nanometer Chip Technology
【編集部解説】
IBMが発表した「サブ1ナノメートル」というフレーズは、強いインパクトを持つ一方で、最初に丁寧な解きほぐしを必要とします。ここで言う「0.7nm」や「7オングストローム」は、チップ上の何かが実際に0.7ナノメートルの幅であることを意味しません。半導体業界では、ノード名はすでに何十年も前から物理的な寸法を指すものではなくなっており、現在では「製造技術の世代」を示すラベルとして使われています。IBM自身もこの点を明記しています。
では、何が「本物」なのでしょうか。確かなのは集積密度です。爪ほどの大きさのチップに約1000億個のトランジスタを載せ、2021年の2nmチップのほぼ2倍に高めた——この事実こそが今回の核心です。
その鍵を握るのが「ナノスタック」と呼ぶ新しいトランジスタ構造です。これまでのトランジスタは、平面上に横並びに配置されてきました。近年は「ナノシート」と呼ばれるゲートオールアラウンド（GAA）構造へ進化し、現在TSMC、Samsungが量産する2nm世代を支えています。このナノシートGAAの概念を2015年に提唱し、2017年に世界初の積層型を実験実証したのもIBMでした。そして2021年には、その技術を基盤として世界初の2nmノードチップを発表しています。
ナノスタックは、その次の一手です。トランジスタを横に並べるのではなく、垂直方向に積み重ねて互い違いに配置します。発想としては、平屋の住宅街を高層ビルへと建て替えるようなものです。同じ床面積により多くの「部屋」を確保できる——これが密度向上の正体です。業界ではこの方向性を広く「CFET（相補型FET）」と呼び、Intel、Samsung、TSMCも研究を進めています。ただしIBMが層を一段ずつ積み上げる「逐次（シーケンシャル）」方式を採るのに対し、他の3社は上下を一度に作る「モノリシック」方式を志向しており、同じ3D積層でもアプローチが分かれている点は見逃せません。
技術的な裏づけも一定の水準にあります。今回IBMは、超薄型誘電体接合によるCMOS集積、デュアルチャネル動作、機能的なCMOSインバータの動作確認といった検証を通じて、「物理的に作れて、実際に計算できる」ことを示しました。とりわけ注目したいのが、VLSI 2026で発表されたSRAMの40パーセント微細化です。SRAMはプロセッサのキャッシュメモリに使われますが、3nmから2nm世代への移行ではわずか数パーセントしか縮まなかったとされ、約10年ぶりの大きな改善幅にあたります。メモリ帯域がボトルネックになりがちな生成AIの演算にとって、この一点は実利的な意味を持ちます。
一方で、冷静に受け止めるべき点も明確です。IBMは自社で先端ロジックチップを量産する企業ではありません。アーキテクチャを生み出し、その知見をTSMC、Samsung、Intelといったファウンドリや、日本のRapidusのようなパートナーへ供与する立場です。ガンベッタ氏も、ナノスタックをどう商用化するかはまだ開示しておらず、当面は2nmナノシート技術の量産支援に注力するとしています。つまり今回の発表は「誰かがすぐ買える製品」ではなく、「この先の道は開けている」という実証であると理解するのが正確です。
時間軸の感覚も大切です。IBMが2nmチップを発表したのは2021年で、量産が視野に入ったのは約5年後の現在です。今回IBMは早ければ今後5年以内の量産への道筋を見据えるとしていますが、過去の歩みは「実証から量産までには相応の歳月を要する」ことを教えてくれます。
この発表が日本の読者にとって持つ意味は、決して遠い話ではありません。北海道千歳市に拠点を置くRapidusは、IBMの技術設計のライセンス供与を受け、2027年の2nmチップ量産開始を目指しています。すでに2025年からテストウェハーの製造を始めており、IBMが描くロードマップの先端は、日本の半導体復権の試みと地続きでつながっているのです。
長期的な視座でとらえれば、今回の成果は「ムーアの法則は終わったのか」という問いへの、IBMなりの応答とも読めます。微細化が原子サイズの壁に近づくなかで、横方向の縮小から縦方向の積層へと発想を転換することで、少なくとも今後10年は性能向上を続けられる——そう示そうとしている点に、この発表の歴史的な含意があります。Anderon量子ファウンドリ構想と合わせて読むと、IBMが「次の計算基盤」を古典・量子の両面から囲い込もうとしている戦略の輪郭も見えてきます。
最後に、潜在的なリスクにも触れておきます。ナノスタックのような3次元積層は、製造工程が複雑になるほど歩留まり（良品率）の確保が難しくなり、コストが膨らむ懸念があります。これを実現するには、ASMLの高開口数EUV（High NA EUV）装置のような高額な製造設備も欠かせません。技術的な実証と、経済的に成立する量産との間には、依然として大きな隔たりがあります。発表の華やかさに惑わされず、この距離を見据えることが、未来を正確に報じる姿勢だと私たちは考えます。
【用語解説】
サブ1ナノメートル（サブ1nm）
1ナノメートル（10億分の1メートル）を下回る世代を指す呼称。ただし現在のノード名は実際の物理寸法ではなく、製造技術の「世代」を示すラベルである点に注意が必要だ。
ナノメートル（nm）／オングストローム
ナノメートルは10億分の1メートル。オングストロームはその10分の1（0.1nm）にあたる長さの単位だ。原子1個の大きさがおおむね数オングストロームであり、「7オングストローム＝0.7nm」は原子レベルの微細さを象徴する呼称として使われている。
ナノスタック（nanostack）
IBMが今回発表した新しいトランジスタ構造。トランジスタを横並びではなく垂直方向に積み重ね、互い違いに配置することで集積密度を高める、業界初の3次元ナノシートベース設計である。
ナノシート（nanosheet）
現在の最先端トランジスタ構造。ゲートがチャネルを四方から囲む「ゲートオールアラウンド（GAA）」の一種で、IBMが2015年に概念を提唱し2017年に積層型を実証した。TSMC、Samsungの2nm世代を支えている。
トランジスタ
電気信号を増幅・スイッチングする、チップの基本構成要素。先端チップは1個のデバイスに数百億個のトランジスタを集積する。
CFET（相補型FET）
NFETとPFETを垂直方向に積み重ねる次世代トランジスタの構想。IBMの「逐次」方式と、Intel・Samsung・TSMCが志向する「モノリシック」方式に大別される。
CMOSインバータ
論理回路の最も基本的な構成要素のひとつ。これが正しく動作することは、その構造が実際に計算に使える証拠とされる。
SRAM
プロセッサのキャッシュメモリなどに使われる高速な内蔵メモリ。近年の世代では微細化が進みにくく、生成AIの演算ではメモリ帯域がボトルネックになりやすいため、改善の意義が大きい。
3D逐次集積（3D sequential integration）
回路層を平面に並べるのではなく、垂直方向に順次積み上げて集積する手法。ナノスタックの密度向上を支える中核技術である。
High NA EUV（高開口数極端紫外線リソグラフィ）
極端紫外線を用い、より微細な回路を描画する次世代の露光技術。ASMLが開発し、サブ1nm世代の製造に不可欠とされる。
ノード（プロセスノード）
半導体の製造技術の世代を示す呼称。かつては配線間隔などの物理寸法と対応していたが、現在は世代を区別するためのマーケティング上の名称となっている。
歩留まり
製造したチップのうち、正常に動作する良品の割合。3次元積層のように工程が複雑になるほど確保が難しく、量産コストを左右する。
ムーアの法則
半導体の集積度がおよそ2年ごとに倍増するという経験則。微細化が物理的限界に近づき、その持続性が長く議論されてきた。
【参考リンク】
IBM Research Blog（ナノスタック解説）（外部）
IBM研究部門による公式解説。ナノスタックの設計思想や技術的背景を開発者の視点から紹介している。
IBM（公式サイト）（外部）
ハイブリッドクラウド、AI、量子コンピューティング、半導体研究などを手がけるIBMの公式サイト。
Anderon（公式サイト）（外部）
IBMが設立を発表した、世界初の量子専業ファウンドリAnderonの公式サイト。量子ウェハー製造を担う。
ASML（公式サイト）（外部）
先端チップ製造に不可欠なEUV・High NA EUVリソグラフィ装置を独占的に供給する装置メーカー。
Rapidus（公式サイト）（外部）
北海道千歳市に拠点を置く日本の半導体メーカー。IBMの技術供与を受け2nm量産を目指す。
VLSI Symposium（公式サイト）（外部）
今回の技術成果が発表された、デバイス技術と回路技術を扱う半導体の国際学会。
【参考記事】
IBM Unveils the World’s First Sub-1-Nanometer Chip Technology（Tech Times）（外部）
ノード名が物理寸法ではない点を解説。IBMが量産企業ではなく技術供与の立場であることに言及。
IBM announces world’s first sub-1 nanometer chip with nanostack technology doubling transistor density（TweakTown）（外部）
SRAM40％微細化が約10年ぶりの改善幅であることや、主要な数値を整理した記事。
CFET: IBM Plan Bets On Sequential Nanostack Power（IEEE Spectrum）（外部）
IBMの「逐次」方式と他3社の「モノリシック」方式の違いを技術的に解説した記事。
IBM Shows Sub-1-nm Chips, Targeting Production in 5 Years（EE Times）（外部）
ナノスタックの構造や、IBMと日本のRapidusの協力関係を半導体専門メディアが報じた記事。
IBM’s Announces 0.7nm Process Node, Introduces NanoStack（More than Moore）（外部）
Rapidusの千歳工場の状況や、2027年に向けた量産立ち上げ計画を具体的に報じた記事。
Introducing the first sub-1 nanometer node chip（IBM Research Blog）（外部）
薄型誘電体ウェハー接合や密度倍増のブレークスルーを開発チームの視点で記した一次情報。
【編集部後記】
「サブ1nm」という見出しを目にしたとき、私たち自身も最初は息を呑みました。けれど一次情報をたどるほどに、本当に語るべきは数字の華やかさではなく、その背後にある発想の転換——横から縦へ、平面から立体へ——なのだと気づかされます。IBMが今回示したのは完成品ではなく、未来への「道筋」です。そしてその道は、北海道千歳市のRapidusへと確かに続いています。遠い研究所の出来事に見えて、実は私たちの足元とつながっている。そんな技術の手触りを、これからもみなさんと一緒に確かめていけたらと思います。